Alle Projekte
Fallstudie
Team aus 3LLM-Agent für die Hardware-Verifikation
Ein LLM-Agent schreibt SystemVerilog-Testbenches, drei weitere Agenten prüfen sie
Problem
Die Hardware-Verifikation braucht SystemVerilog-Testbenches. Wir haben einen LLM-Agenten gebaut, der sie schreibt, und einen Weg, seine Ausgabe zu prüfen, ohne einem einzelnen Modell zu vertrauen.
Vorgehen
- Python-Agent mit LangGraph und Tool Use schreibt die Testbenches.
- Drei Prüf-Subagenten bewerten die Ausgabe und entscheiden per Mehrheitsvotum.
- Evaluation auf VerilogEval-Designs mit Mutation Testing.
- Team aus 3 Personen. Mein Anteil: Entwurf, Implementierung, Evaluation.
Ergebnisse
- Ein funktionierender Agent, der SystemVerilog-Testbenches schreibt.
- 3 Prüfer, Mehrheitsvotum, bewertet mit Mutation Testing auf VerilogEval.
Technisch interessant
Drei Prüfer stimmen ab, statt einem Modell zu vertrauen. Mutation Testing bewertet das Ergebnis.